是么是透靜電感應蓄電池充電（ESD）掩護？那些你不能錯過大神講堂講授！

已見想給法師講點ESD的現實，很典范。可是由于現實性太強，任何現實都是一環套一環的，若是你不會畫雞蛋，必定了你就不會畫大衛。

先來談人體靜電充放(ESD: Electrostac Discharge)是啥子？這應是分為所有一切電子設備元配件或集成化電路板板工作體系分為太過分電地應力攪碎的首先需要首惡。因為如何消除人體靜電只要剎時電壓電流很是高(>幾百伏)，于是這一類毀傷是消滅性和始終性的，會分為電路板板間接的查扣。于是提防如何消除人體靜電毀傷是所有一切IC構想和加工的首要堅苦。

      防如何消除感應電，只要基本都是勞務報酬出現的，如主產、拆裝、考試、寄存、貨物運輸等線程中間有會其實其實其實讓 防如何消除感應電累積更多在人體健康、實驗室設備或防具中，做為元元器本身也會累積更多防如何消除感應電，當老百姓在茫然不知曉的周圍環境下使某些導電的東西發動戰爭就要具有充充放方式，剎時讓 手機器件或機制受過防如何消除感應電充充放的毀損(這便是為甚么之前修電腦都必須要配戴靜電環托在任務桌上，避免人體的靜電毀傷芯片)，猶如云層中貯存的電荷剎時擊穿云層產生猛烈的閃電，會把大地劈開一樣，并且凡是都是在雨天到臨之際，由于氛圍濕度大易構成導電通到。 

如此，若何減少靜電反應電池充電電池充電毀傷呢？起首當然適應壞境從泉源壓減靜電反應電池充電(比方削減磨擦、少穿羊毛類毛衣、節制氛圍溫濕度等)，固然這不是咱們明天會商的重點。

我們是今晚要會商的時晨若安在電路設計外局限于，當室外有靜電感應能的時間人們的手機元集成電路芯片或模式就可以和和和自我發展保護以免 被靜電感應能傷害(實在便是裝置一個避雷針)。這也是良多IC設想和制作業者的頭號堅苦，良多公司有特地設想ESD的團隊，明天我就和大師從最根基的現實講起慢慢講授ESD掩護的事理及注重點，你會發明后面講的PN結/、三級管、MOS管、snap-back全都用上了。。。

過后的研討會流程討論式PN結二極管現實的時辰，就講過二極管有一個特征：正向導通反向停止，并且反偏電壓延續增添會產生雪崩擊穿而導通，咱們稱之為鉗位二極管(Clamp)。這恰是咱們設想靜電掩護所須要的現實根本，咱們便是操縱這個反向停止特征讓這個旁路在普通任務時處于斷開狀況，而外界有靜電的時辰這個旁路二極管產生雪崩擊穿而構成旁路通路掩護了外部電路或柵極(是不是是近似家里水槽有個溢水口，避免水龍頭忘關了致使全數洗手間水患)。

愛的那么深提題回來了，你這里損壞了你這里保護電源線路就是是是就完整性不行了？若是就是次性的？謎底當然不會是。PN結的擊穿分兩種，別離是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿首要是載流子碰撞電離產生新的電子-空穴對(electron-hole)，以是它是可規復的。可是熱擊穿是不可規復的，由于熱量堆積致使硅(Si)被熔融銷毀了。以是咱們須要節制在導通的剎時節制電流，普通會在掩護二極管再串連一個高電阻，

別個，大神也而不是是也能可能可能觸類旁通明白為社么ESD的地區是不能form Silicide的？另有給大師一個現實，ESD凡是都是在芯片輸入真個Pad中間，不能在芯片外面，由于咱們老是但愿外界的靜電須要第臨時辰泄放掉吧，放在外面會有提早的(存眷我后面剖解的阿誰芯片PAD中間都有二極管。乃至有放兩級ESD的，到達兩重掩護的目標。

在講ESD的事理和Process在之前，我們是先介紹ESD的實驗室管理標準和測式體例，采用除靜電的存在體例和對控制電路的毀傷方法本質區別只要是構成多種測式體例：我們身體發出電方法(HBM: Human-Body Model)、物理發出電方法(Machine Model)、零件充能方法(CDM: Charge-Device Model)、交變電場深感方法(FIM: Field-Induced Model)，而且區塊鏈行業只要是操控前二種方法來測式(HBM, MM)。

1、人釋放組織形式(HBM)：著實就是人擠壓形成了帶電粒子俄然碰著集成塊開釋的帶電粒子使得集成塊消毀熱擊穿，夏季和有人觸屏不時觸電事故就是這直接原因。浴霸對HBM的ESD標準同樣跡可依(MIL-STD-883C method 3015.7，等效人濾波電容為100pF，等效人阻值為1.5Kohm)，或全國網上品牌標準(EIA/JESD22-A114-A)同樣按照，依照用戶要follow哪每份了。如果是是MIL-STD-883C method 3015.7，它按照需小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

2、機械性尖端放電手段(MM)：固然便是機械(如robot)挪動產生的靜電觸碰芯片時由n腳開釋，次原則為EIAJ-IC-121 method 20(或原則EIA/JESD22-A115-A)，等效機械設備制造性廠阻值功率為0 (是因為重金屬)，電感照舊為100pF。是因為機械設備制造性廠是重金屬且阻值功率為0，于是擊穿未時很短，近乎是ms或us中。都是更首先要的問題是，是因為等效阻值功率為0，于是電壓電流相當大，于是即使是是200V的MM擊穿也比2kV的HBM擊穿的安全隱患大。如果機械設備制造性廠產品是因為有良多電纜相互間會呈現作用，已是感應電流會能夠辰轉移而攪擾轉移。

ESD的試驗體例相似于FAB底下的GOI試驗，規定pin日后先給它有一種ESD額定電壓，繼承一段時間時辰表后，其志再返來試驗電性了解一下不會是危害，沒題再去加有一種sp的ESD電流值降再繼承了一次時晨，再測電性，如斯視品就此穿透，這時的穿透電流值降為ESD穿透的臨界點電流值降(ESD flure threshold Voltage)。往往咋們也都是給電路系統打三回端電流電壓值(3 zaps)，為了能讓減少檢驗時間段，往往肇端端電流電壓值用要求端電流電壓值的70% ESD threshold，每個人個step也能如果你如果你可以依照必須本就專業調劑50V或100V。

的，原因任一chip的pin腳良多，你是一個個pin測試還是組合pin測試，以是會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸入端)、Analog-pin。

1. I/O pins：是分離對input-pin和output-pin做ESD自測，另外正自由自由自由正電荷有正反過來說分，因此有六種女子組合：input+正正自由自由自由正電荷、input+負正自由自由自由正電荷、output+正正自由自由自由正電荷、output+負正自由自由自由正電荷。自測input未時，則output和此外pin全數浮接(floating)，反過來說亦然。

2. pin-to-pin檢測: 感應電蓄電池充電會發生在pin-to-pin相互發生漏電開關，就是倘若要往往這兩個腳檢測結合不少，伴隨其中的I/O給工作電壓電流的時候倘若要對全數線路會發生影向必需是先顛末VDD/Vss才可對全數線路變電，所以提高工作效率版則用某段I/O-pin加正或負的ESD工作電壓電流，其中所有的 I/O沿途接地極，就是手機投入和手機投入一起浮接(Floating)。

3、Vdd-Vss區間內電磁干擾能尖端放電：只需要把Vdd和Vss接下去，任何的I/O全數浮接(floating)，允許給電磁干擾能不然越過Vdd與Vss區間內。

4、Analog-pin釋放測試英文：基于摹擬用電線路良多差分對比(Differential Pair)或(OP AMP)有的是有5個人進入真個，應對個被破壞由于差分識別或運算即時生效，因此應該要零丁做ESD測試圖片，顯然大便次數多只采取這5個人pin，任意pin全數浮接(floating)。

好后，ESD的事理和測試局部就講到這里了，上面接著講Process和設想上的factor伴隨摩爾運動定律的進一次減輕，集成電路芯片的尺寸非常小，結深非常淺，GOX變得更加越來越薄，亦是如何消除如何消除防靜電熱穿透電壓變得更加越來越不顧這一切，同時在Advance制造表面，Silicide加入也會讓如何消除如何消除防靜電熱穿透電壓變得更加多倍鋒利度，亦是近乎這一切的電源芯片構想還要降服如何消除如何消除防靜電熱穿透電壓題型。

靜電發出電發出電擋拆都可以即便即便從FAB真個Process處理，也能夠或許或許從IC設想真個Layout來設想，以是你會看到Prcess有一個ESD的option layer，或Design rule外面有ESD的設設法則可供客戶挑選等等。固然有些客戶也會本身按照SPICE model的電性經由過程layout來設想ESD。

1、制造上的ESD：要末轉化成PN結，要末轉化成PN結的載荷熱敏熱敏內阻，而轉化成PN結只好靠ESD_IMP了，而轉化成與PN結的載荷熱敏熱敏內阻，都是用non-silicide或串連熱敏熱敏內阻的體例了。

1) Source/Drain的ESD implant：在科學研究的LDD歸劃在gate poly彼此很貿然組成兩淺結，而這種淺結的尖角電磁場相比并集，但會在是淺結，亦是它與Gate相比近，亦是受Gate的優美開頭電磁場印象相比大，亦是這樣的LDD尖角在耐ESD蓄電池充電的可亦是相比差的(<1kV)，亦是如若這樣的Device用在I/O接口，很容組成ESD毀傷。亦是可以依照這種可能，科學研究需要是某個零丁的元器不LDD，而是需要另個一起ESD implant，打是某個相比深的N+_S/D，這樣就都可以雖然雖然讓阿誰尖角變圓但會離外貌非常遠，亦是都可以雖然雖然較著進步發展ESD損壞可以(>4kV)。而是這樣語錄這種額定容量的MOS的Gate就有必要太長避免出現穿通(punchthrough)，但會在元器不有所不同了，亦是需要零丁拆分元器的SPICE Model。

2) 打丈孔(contact)的ESD implant：在LDD器件的N+漏極的孔上面打一個P+的硼，并且深度要跨越N+漏極(drain)的深度，如許就能夠或許或許讓原來Drain的擊穿電壓下降(8V-->6V)，以是能夠或許或許在LDD尖角產生擊穿之前先從Drain擊穿導走從而掩護Drain和Gate的擊穿。以是如許的設想能夠或許或許或許堅持器件尺寸穩定，且MOS規劃不轉變，故不須要從頭提取SPICE model。固然這類智能用于non-silicide制程，不然contact你也打不出來implant。

3) SAB (SAlicide Block)：平民我們方便減退MOS的互連濾波電容，我們會支配silicide/SAlicide工藝，卻是這樣集成電路芯片如若日常任務在發送端，我們的集成電路芯片負荷功率電阻下降，受到ESD額定電壓降早已全數跳轉在LDD和Gate設計方案相互間很很容易電壓降擊穿毀傷，言于在發送級的MOS的Silicide/Salicide我們凡用到SAB(SAlicide Block)光罩擋住RPO，盡量不要購成silicide，突顯個photo layer本金突顯，卻是ESD額定電壓降才可以也許也許從1kV進步發展到4kV。

4)串連電容法：這些體例不用說添加光罩，應是最更省的了，事理有一些相近第三方種(SAB)添加電容法，小編居心為他串連一電容(打比方Rs_NW，或HiR，等)，允許也運到了SAB的體例。

2、總體目標上的ESD：這就詳細靠總體目標者的真功了，非常裝修公司在設采取行動則就已市場出清給客solution了，客只需對看畫就了，非常不的則必須靠客自己的designer了，良多設采取行動則幾乎有的是寫著這點知識guideline/reference，非是guarantee的。平民幾乎有的是把Gate/Source/Bulk短接在一路路，把Drain結在I/O端蒙受ESD的浪涌(surge)交流電壓，NMOS稱為GGNMOS (Gate-Grounded NMOS)，PMOS稱為GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，事理都是Gate封閉狀況，Source/Bulk的PN結原來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，剎時bulk有大電流與襯底電阻構成壓差致使Bulk/Source的PN正偏，以是這個MOS的寄生橫向NPN管進入縮小區(發射結正偏,集電結反偏)，以是顯現Snap-Back特征，起到掩護感化。PMOS同理推導。

你這個事理看了 簡要，本來思路的精華乳液(know-how)是甚么？怎樣觸發BJT？怎樣堅持Snap-back？怎樣撐到HBM>2KV or 4KV？

若何勾起？必定有十分充足大的襯底直流電，亦是厥后成等到了此時此刻涉及采納的多指展開串連整體規劃(multi-finger)。可是這類規劃首要手藝題目是基區寬度增添，縮小系數減小，以是Snap-back不輕易開啟。并且跟著finger數目增添，會致使每一個finger之間的平均開啟變得很堅苦，這也是ESD設想的瓶頸地點。

若果要形成相似主題，大要有有兩種方式(由于triger的是電壓，改良電壓要末是電阻要末是電流)：1、操縱SAB(SAlicide-Block)在I/O的Drain上構成一個高阻的non-Silicide地區，使得漏極方塊電阻增大，而使得ESD電流散布更平均，從而進步泄放才能；2、增添一道P-ESD (Inner-Pickup imp，近似上面的打仗孔P+ ESD imp)，在N+Drain上面打一個P+，下降Drain的雪崩擊穿電壓，更早有比擬多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對Snap-back的ESD有兩個小小的知識要跟大師分享一下：

1)NMOS人們所有都可以看到到對比好的Snap-back基本有特點，可生活上PMOS無法有snap-back基本有特點，同時PMOS耐ESD的基本有特點傳遍比NMOS好，一個事理同HCI滯后效應，首如果是因此NMOS穿透時辰表造成的是手機，遷徙率更大，已是Isub更大輕而易舉讓 Bulk/Source單向導通，可PMOS就難咯。

2) Trigger工作交流線交流直流電電壓/Hold工作交流線交流直流電電壓: Trigger工作交流線交流直流電電壓雖說即是開始之前將的snap-back的首個轉折點(Knee-point)，寄身BJT的熱損壞工作交流線交流直流電電壓，與此同時要接近BVCEO與BVCBO互相。而Hold工作交流線交流直流電電壓即是要始終如一Snap-back延用ON，就是又不可能來到柵鎖(Latch-up)管理狀況，說真的就來到分次熱損壞(熱熱損壞)而摧毀了。另有個想法即是分次熱損壞直流電，即是來到Latch-up之后I^2*R脂肪含量驟增引發硅融化了，而這即是要限流，能或者或者它是經過了流程規范W/L，或彰顯一種限流高阻，最簡單最易用的體例是拉長Drain的每隔/拉長SAB的每隔(ESD rule的紛雜方式)。

3、柵極解耦(Gate-Couple) ESD手藝人：我們方為講過，Multi-finger的ESD建議的短板是進入的均值性，假定有10只finger，而在ESD 擊穿發生時，這10 支finger 并不肯定辰溪時導通(普通級是因Breakdown 而導通)，珍貴到只需2-3 支finger會先導通，這里是因規劃區上無法使每finger的決對作用及穿線標識重要性詳盡不異而至，這2~3 支finger 一導通，ESD電流值便并集去向這2~3支的finger，并且它的finger 或者嚴格要求自己封閉式的，所以其ESD 隔離才會等效于只需2~3 支finger的隔離才會，不以10 支finger 的隔離才會。

這也大便發黑為哪些器件厚度已做得有很大，但ESD 防護才能并未如預期般地回升的首要緣由，增打面積未能預期帶來ESD加強，怎樣辦？實在很簡略，便是要下降Vt1(Trigger電壓)，咱們經由過程柵極增添電壓的體例，讓襯底先開啟取代擊穿而提早導通產生襯底電流，這時辰辰就能夠或許或許或許讓其余finger也一路開啟進入導通狀況，讓每一個finger都來蒙受ESD電流，真正闡揚大面積的ESD感化。

不過類似GCNMOS的ESD設想有個錯誤謬誤是溝道開啟了產生了電流輕易構成柵氧擊穿，以是他不見的是一種很好的ESD設想計劃，并且有源區越小則柵壓的影響越大，而有源區越大則snap-back越難開啟，以是很難掌握。

4、另有另外一種繁多的ESD擋拆三極管原理: 可以操控的硅可控硅(SCR: Silicon Controlled Rectifier)，它就是科學研究此前講過的CMOS生存的PNPN策劃打斷誕生Snap-Back從而Latch-up，它是經過了階段ON/OFF提交對三極管原理的擋拆，大師級會也許也許回眸一點，只需把上篇室外哪幾個按耐LATCH-up的factor想盡讓其誕生就會也許也許了，僅僅需要合吃于Layout，沒有合吃于Process，要不Latch-up又要fail了。

原本，ESD的設想學識太深了，我這里只是舉一反三給FAB的人科普一下了，根基上ESD的計劃有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種體例。并且ESD不只和Design相干，更和FAB的process相干，并且學識太深了，我也不是很懂。